PCI Expressテクノロジーは、グラフィックカードやNVMeSSDなどの他の周辺機器を接続するために長い間使用されてきました。 インターフェースの第XNUMX世代の実装は、AlderLakeプロセッサが インテル およびZen4プロセッサ AMD。 しかし、PCI Express 6.0仕様は完成しており、第XNUMX世代に比べていくつかの改善が加えられています。
PCI Express 6.0は、最初からこのインターフェイスの前世代と同じ改善を行っています。つまり、前世代と比較して帯域幅を6.0倍にすることに基づいています。 ただし、PCI Express XNUMXの場合、このインターフェイスの第XNUMX世代の開発には大幅な変更が必要です。
PCI Express6.0の帯域幅は128ラインインターフェイスで16GB / s、I / Oインターフェイスで誇張された高帯域幅であり、現在のグラフィックスに使用している現在のPCI Express4.0と比較してXNUMX倍のジャンプです。カード。 ジャンプは、NVMeからのジャンプも意味します SSD PCI Express 7で8〜28 GB /秒から32〜6.0 GB /秒のフラッシュコントローラー。
下位互換性と信号の不安定性の問題
PCI Expressインターフェイスは、以前のバージョンのプロトコルと常に下位互換性があります。つまり、PCI Express1.0カードをPCIExpress 6.0スロットに差し込むことができ、ピネージがまったく同じになるため、これは機能します。 したがって、速度を上げずにピン数を増やして帯域幅を増やすことはできません。 ソリューション？ インターフェイスが機能するクロック速度を上げます。
PCI Express 6.0の問題？ インターフェイスのクロック速度を上げると、距離とともに不安定になり、64世代後、インターフェイスが従来の方法で動作する高速のため、インターフェイスに変更を加える必要がありました。 そして、これらの回線に付随する表を見ると、XNUMX GHzの理論速度について話しているので、両端がPCIExpressインターフェイスにある短い距離でも信号が十分に変形します。
これにより、PCI Express6.0への飛躍を可能にするために一連の対策を採用する必要がありました。
PCI Express 6.0での最初の改善点、PAM4の使用
チップの外部または内部インターフェイスは、値が1であるか0であるかをどのように認識しますか？ 情報が送信される電圧にもよりますが、簡単です。 バイナリシステムは、電圧降下または電圧上昇によって信号が混乱しないように、それらの間に十分な距離があるXNUMXつの電圧の使用に基づいています。 アナログシステムでは、電圧の単純な変化は情報の変化を想定しています。 このため、コンピューターはバイナリで話します。
これはPCIExpress 6.0と何の関係がありますか？ 信号が歪んでいて、下位互換性のためにピンの数もないため、帯域幅を増やすことができないため、解決策を見つける必要があります。これは、GDDR4Xですでに見たPAM6エンコーディングまたはパルス振幅変調を使用します。 4つの電圧値の使用に基づいているのではなく、各ピンに00つの電圧値を使用しています。 このようにして、各ピンの値01、10、11、および0をエンコードできます。 1またはXNUMXになるXNUMXつの従来の値の代わりに、合計XNUMXつの値。
このソリューションは、帯域幅とピンの増加を回避しますが、PCI Express 7.0では、従来の方法では不可能になることを示しています。 フォトニクスと光インターフェイスの使用が見られるかもしれませんが、PCI Express 6.0がオーブンから出たばかりの状態で改善されているため、後継機に我慢してください。
パッケージシステムの変更
PAM-4へのジャンプにより、PCI Express 6.0インターフェイスがパケットを送信する方法が変更されましたが、従来のPAM-2またはNRZモードで通信することにより、前世代と互換性があります。 現実には、PAM-4形式は以前のパケットシステムをサポートしていないため、通信プロトコルが変更されています。
最初の変更は、いわゆる前方誤り訂正（FEC）でした。これは、データ送信のエラーを訂正するための新しいプロトコルです。 問題は、処理される帯域幅が非常に高いため、FECがデータの送信時に膨大な遅延を追加することです。 これを軽減するために、PCI Express6.0規格はFLITと呼ばれるタイプのパッケージを使用します。 パケットは、特定の宛先を持つビットのセットにすぎません。 各FLITの送信レイテンシー？ インターフェイスの回線数によって異なりますが、各パケットの遅延は2回線PCI Express16ではわずか6.0nsですが、単一回線インターフェイスでは最大32nsになります。
FECは固定サイズでのみ機能します。そのため、FLITのサイズは送信ごとに256バイトです。 各パケットまたはTLPのサイズは0バイトから4096バイトの範囲であるため、各パケットは複数のFLITSで構成できます。
PCI Express 6.0へのXNUMX回目のアップグレード、可変消費
PCI Express 6.0は、L0Pと呼ばれる新しい低電力状態を追加します。 このモードでは、送信されるデータフローがインターフェイスで送信できるよりも少ない場合に、インターフェイスで消費電力を削減できます。 これを行うには、データ送信の特定の瞬間にインターフェイスが機能するクロック速度を変化させますが、データ送信に遅延を追加する停止を引き起こすことはありません。
問題は、このメカニズムがFLITSとFECに関連付けられているため、PAM4に関連付けられていることです。つまり、PCI Express 6.0モードでのみ使用でき、他のモードでは使用できません。