La loi de Moore est le principe directeur de l'industrie des semi-conducteurs depuis plus de cinquante ans. Pendant trente de ces trente dernières années, Robert Chau (actuel directeur de la recherche et des composants à Intel) a fait partie du développement technologique d'Intel organisation, vous donnant un aperçu des innovations révolutionnaires qui ont permis des améliorations constantes de la densité, des performances et de l'efficacité des transistors. Et selon Chau, la loi de Moore a toujours un avenir très brillant en avant et nous sommes loin d’atteindre le point de basculement où il ne peut plus être atteint .
À son niveau le plus simple, la loi de Moore fait référence au doublement des transistors dans une puce à chaque génération du processus de fabrication. Au fil des ans, cette augmentation exponentielle de la densité des transistors est restée remarquablement constante, mais deux choses ont changé en cours de route: la manière dont nous obtenons ces augmentations de densité et les avantages à gagner au niveau du produit.
L'avenir de la loi de Moore selon Robert Chau
Qu'il s'agisse de fréquences plus élevées et de consommation d'énergie plus faible ou de davantage de fonctionnalités intégrées dans une puce, la loi de Moore a été à l'épreuve du temps et a évolué pour répondre aux exigences de chaque génération de technologie, des ordinateurs centraux aux téléphones mobiles. Cette évolution se poursuivra alors que nous entrons dans une nouvelle ère de données illimitées et d'intelligence artificielle.
Quelles innovations la loi de Moore entraînera-t-elle au cours de la prochaine décennie? Je pense qu'ils peuvent être classés collectivement en deux domaines assez larges: la mise à l'échelle monolithique et la mise à l'échelle du système. L'échelle monolithique peut être qualifiée d'échelle «classique» de la loi de Moore, avec un accent sur la réduction de la taille des transistors et des tensions de fonctionnement tout en augmentant les performances de chaque transistor. Les améliorations à l'échelle du système sont les gains qui nous aident à intégrer de nouveaux types de processeurs hétérogènes grâce à des progrès dans les puces, le conditionnement et les technologies d'interconnexion puce à puce à large bande passante.
Intel investit massivement dans la recherche pour soutenir les deux vecteurs; Lors de la réunion annuelle 2019 des principaux pilotes mondiaux de la technologie des processus de semi-conducteurs, IEDM à San Francisco, les ingénieurs d'Intel ont présenté près de vingt articles démontrant un travail révolutionnaire garantissant un avenir radieux à la loi de Moore pour les générations à venir. . Ce qui suit est un résumé de haut niveau de ces options technologiques intéressantes.
Échelle monolithique: une nouvelle dimension
Les processeurs Intel de la génération actuelle sont basés sur une structure de transistor connue sous le nom de FinFET, dans laquelle la grille entoure le canal en forme d'ailette sur trois côtés. Au fur et à mesure que les nœuds de calcul d'Intel ont avancé, ils ont rendu les ailettes plus hautes mais plus étroites, réduisant le nombre d'ailettes nécessaires pour atteindre un certain niveau de performance.
Bien que FinFET ait encore beaucoup de temps devant lui, dans un proche avenir, l'industrie passera à un nouveau type d'architecture de transistor: FET à ouverture totale (GAA) , dans lequel la porte enveloppe le canal de tous ses côtés. Il existe plusieurs implémentations potentielles pour GAAFET, des nanofils minces aux nanorubans larges. Ce qu'ils ont en commun, c'est la possibilité d'emballer plus de transistors haute performance dans une zone donnée, réduisant ainsi la largeur des cellules standard que nos concepteurs utilisent pour construire de nouveaux processeurs.
En plus de cette nouvelle architecture de transistors, un autre moyen de piloter la mise à l'échelle de la zone de cellule consiste à empiler verticalement des dispositifs à transistors. Les semi-conducteurs modernes sont construits à partir de paires complémentaires de transistors chargés positivement et négativement appelés NMOS et PMOS. La hauteur d'une cellule standard peut être considérablement réduite par l'empilement monolithique d'un appareil NMOS sur un appareil PMOS, ou vice versa. Ceci peut être réalisé en empilant FinFET, GAAFET ou même une combinaison des deux.
L'empilement monolithique de dispositifs à transistors offre non seulement une densité améliorée, mais constitue un moyen intéressant d'intégrer plusieurs matériaux sur un seul substrat de silicium, offrant des performances considérablement améliorées et ouvrant la porte à de toutes nouvelles classes de produits avec une fonctionnalité unique.
Mise à l'échelle du système: au-delà du transistor
Continuer à diriger l'avenir de la loi de Moore nécessite d'intégrer des améliorations dans tous les aspects du processus de fabrication, pas seulement au niveau des transistors. Pendant des décennies, de nombreux acteurs de l'industrie ont considéré l'emballage comme une simple étape de fabrication finale, l'endroit où nous établissons les connexions électriques entre le processeur et le carte mère. Cependant, cela a radicalement changé ces dernières années et est maintenant un point crucial dans tout le processus de fabrication.
Il y a dix ans, l'intégration SoC mettait l'accent sur la mise en œuvre Processeur et la fonctionnalité E / S sur la même puce qu'un CPU haute performance. À l'avenir, des technologies d'emballage avancées seront utilisées pour relier différents types de processeurs, mais sans les forcer à partager un seul matériau de fabrication ou un nœud de processus.
Ce type de désintégration peut sembler, du moins au début, être l'antithèse de ce que la loi de Moore est censée atteindre, mais les améliorations de performances et de densité obtenues en faisant correspondre chaque type de processeur à sa propre mise en œuvre de conception et à la logique des transistors à faible réglage l'emportent souvent sur les négatifs causés par la décomposition d'un dé monolithique en puces plus petits. En fait, dans son article original de 1965, Moore a déclaré qu '«il peut être plus économique de construire de grands systèmes à partir de fonctions plus petites qui sont emballées et interconnectées séparément».
Intel a déjà implémenté des technologies telles que EMIB (Embedded Multi-die Interconnect Bridge) et Foveros pour connecter des chiplets en deux et trois dimensions, comme placer la mémoire HBM entre CPUI et CPU (comme dans Kaby Lake-G, avec EMIB), ou pour connectez la matrice de calcul 10 nm utilisée dans les processeurs Intel Lakefield face à face avec la matrice d'E / S 22 nm directement en dessous. Ils prévoient également de combiner Foveros et EMIB dans une technologie appelée Co-EMIB, dans laquelle plusieurs puces 3D Foveros sont connectées via EMIB, permettant à Intel de construire des puces beaucoup plus grandes que la taille de la grille pour n'importe quel processeur. conceptions de puces monolithiques et à l'échelle d'une manière beaucoup plus large qu'auparavant.
Intel cherche déjà, en effet, au-delà du Co-EMIB, vers un nouveau standard appelé «Omnidirectional Interconnection» (ODI). L'un des problèmes avec l'empilement de puces les unes sur les autres en utilisant des procédés existants tels que les vias en silicium est que la quantité d'énergie qui peut être poussée à travers de si petits fils est très limitée. ODI utilise des voies beaucoup plus épaisses pour la fourniture de puissance, tout en offrant les mêmes capacités que Foveros lorsqu'il est mis en œuvre pour la liaison 3D face à face.
ODI peut être utilisé pour connecter des puces dans une grande variété de configurations, y compris des scénarios où un dé est partiellement «enterré» et agit comme un pont entre deux autres, ou même entre deux matrices légèrement chevauchantes, avec ODI utilisé entre eux pour quelques-uns. piliers de puissance plus épais, permettant aux puces de se rapprocher beaucoup plus.
La possibilité d'intégrer des piles 3D de processeurs présente une autre méthode pour augmenter la densité du silicium qui est totalement découplée du concept «classique» axé sur les transistors de la loi de Moore. La mise à l'échelle monolithique traditionnelle se poursuivra à 7 nm avec l'introduction de l'EUV, puis de 5 nm et bien au-delà, mais ce n'est pas le seul domaine où Intel espère faire face à de nouvelles améliorations de génération en génération en termes de densité et de performances.
Les améliorations qui conduiront à la future mise à l'échelle de la loi de Moore chez Intel ne sont pas uniquement motivées par des réductions des nœuds de processus ou des améliorations de la lithographie, mais par la collaboration entre plusieurs équipes d'ingénierie impliquées dans différentes parties du processus de conception. Ici, le statut unique d'Intel en tant que fabricant de périphériques embarqués (IDM) est un avantage, car Intel fabrique ses propres produits et il existe une collaboration étroite entre les équipes de conception et les ingénieurs qui fabriquent les pièces. Ainsi, nous avons la possibilité de modifier une architecture pour mieux s'adapter aux capacités d'un nœud de processus, ou d'ajuster un nœud pour qu'il corresponde aux capacités que nous voulons offrir dans une architecture donnée.
On ne peut nier que nous sommes confrontés à des défis importants dans l'industrie, mais l'avenir de la loi de Moore sera tout sauf un lent déclin vers l'obsolescence. L'élargissement de la façon dont nous fournissons des améliorations à l'échelle générationnelle a élargi les options possibles pour les mettre en œuvre, et Intel n'a jamais été plus optimiste que maintenant quant à la santé à long terme de la loi de Moore.